5.1 Simulation WIRKLICH gelaufen
PrüfaufgabeSimulation WIRKLICH gelaufen
Beweis-Artefakttb_<block>.trace existiert
„Müsste passen“ existiert nicht. Und: im Block-Ordner starten — sonst findet $readmemh die Hex nicht, und der Harness-Fehler sieht aus wie ein RTL-Fehler.
5.2 Tick-für-Tick-Vergleich gegen Golden: bad == 0
PrüfaufgabeTick-für-Tick-Vergleich gegen Golden: bad == 0
Beweis-Artefaktcompare-Report
Feldweise, jeden Tick, Ziel bad==0. Schwächere Kriterien nur begründet und als WARN — ein stilles Grün ist eine Lüge mit Verzögerung.
5.3 Jeder Mismatch klassifiziert: (a) Harness (b) RTL (c) Spec
PrüfaufgabeJeder Mismatch klassifiziert: (a) Harness (b) RTL (c) Spec
Beweis-ArtefaktBefund-Liste
Erst Ursache, dann Fix. Wer (a) nicht von (b) trennt, „repariert“ korrekte Hardware kaputt — gesehen und bezahlt.
5.4 Latenzen/valid-Verhalten gesichtet (BRAM-1-Takt beachtet)
PrüfaufgabeLatenzen/valid-Verhalten gesichtet (BRAM-1-Takt beachtet)
Beweis-ArtefaktWaveform-Notiz/.vcd
BRAM-Sync-Read hat 1 Takt Latenz — bildet der Vergleich sie nicht nach, erzeugt er Pseudo-Fehler. Einmal mit Augen sichten, nicht nur zählen.
5.5 Sim-Grenzen dokumentiert (Metastabilität, Reset, Timing, Power)
PrüfaufgabeSim-Grenzen dokumentiert (Metastabilität, Reset, Timing, Power)
Beweis-ArtefaktGrenzen-Abschnitt
Aufschreiben, was die Sim NICHT sieht — diese vier Klassen gehören dem Brett. Wer sie verschweigt, verspricht zu viel.